`timescale 1ns / 1ps



module tb_frecuencyDivider;

	// Inputs
	reg clk;
	reg rst;

	// Outputs
	wire clk_out;

	// Instantiate the Unit Under Test (UUT)
	frecuencyDivider uut (
		.clk(clk), 
		.rst(rst), 
		.clk_out(clk_out)
	);

	initial begin
		// Initialize Inputs
		clk = 0;
		rst = 0;
        
		// Add stimulus here

	
	end
	// Clock generator
	always begin
     #20
	  clk = !clk; // 
	end
	
endmodule

